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從2020年下半年開始，各家手機(jī)芯片廠商就開始了激烈的5nm芯片角逐，蘋果、華為、高通、三星相繼推出旗艦級(jí)5nm移動(dòng)處理器，并宣稱無論是在性能上還是在功耗上都有著優(yōu)秀的表現(xiàn)。
不過從這幾款5nm芯片的實(shí)際表現(xiàn)來看，一些用戶并不買賬，認(rèn)為5nm手機(jī)芯片表現(xiàn)并沒有達(dá)到預(yù)期，5nm芯片似乎遭遇了一場(chǎng)集體“翻車”。
5nm芯片集體“翻車”，從7nm到5nm的尷尬
最早商用的5nm芯片是去年10月份iPhone12系列手機(jī)搭載的A14仿生芯片，這款芯片晶體管達(dá)到118億個(gè)，比A13多出近40%，且6核CPU和4核GPU使其CPU性能提升40%，圖形性能提升30%，功耗降低30%。
緊接著華為發(fā)布麒麟9000，集成153億個(gè)晶體管，8核CPU、24核GPU和NPU AI處理器，官方稱其CPU性能提升25% ，GPU提升50%。
到了十二月份，高通和三星又相繼發(fā)布了由三星代工的驍龍888和Exynos 1080，同樣聲稱性能有較大提升，功耗下降。
最先被爆出疑似“翻車”的是A14。
據(jù)外媒9to5Mac報(bào)道，部分iPhone 12用戶在使用手機(jī)時(shí)遇到了高耗電問題，待機(jī)一夜電量下降20%至40%，無論是在白天還是晚上，無論有沒有開啟更多的后臺(tái)程序，結(jié)果依舊如此。
最廣為用戶詬病的還屬驍龍888。
在首批使用者的測(cè)試中，不少數(shù)碼評(píng)測(cè)博主都指出首發(fā)驍龍888的小米11性能提升有限，功耗直接上升。有人將此歸結(jié)于驍龍888的代工廠三星的5nm工藝制程的不成熟，由此以來三星自己的兩款5nm芯片也面臨“翻車”風(fēng)險(xiǎn)。
如果按照摩爾定律，芯片的晶體管數(shù)量每隔18個(gè)月翻一番，性能也將提升一倍，但晶體管的微縮越來越難，如今在從7nm到5nm的推進(jìn)中，手機(jī)芯片的表現(xiàn)似乎并不盡人意，不僅在性能提升方面受限，功耗也“翻車”，面臨先進(jìn)制程性價(jià)比上的尷尬。
為何5nm芯片頻頻翻車？當(dāng)芯片工藝制程越先進(jìn)時(shí)，性能與功耗究竟如何變化？
設(shè)計(jì)時(shí)性能優(yōu)先，制造時(shí)工藝不成熟
集成電路的功耗可以分為動(dòng)態(tài)功耗和靜態(tài)功耗。
動(dòng)態(tài)功耗通俗易懂，指的是電路狀態(tài)變化時(shí)產(chǎn)生的功耗，計(jì)算方法與普通電路類似，依據(jù)物理公式P=UI，動(dòng)態(tài)功耗受到電壓和電流的影響。
靜態(tài)功耗即每個(gè)MOS管泄露電流產(chǎn)生的功耗，盡管每個(gè)MOS管產(chǎn)生的漏電流很小，但由于一顆芯片往往集成上億甚至上百億的晶體管，從而導(dǎo)致芯片整體的靜態(tài)功耗較大。
在芯片工藝制程發(fā)展過程中，當(dāng)工藝制程還不太先進(jìn)時(shí)，動(dòng)態(tài)功耗占比大，業(yè)界通過放棄最初的5V固定電壓的設(shè)計(jì)模式，采用等比降壓減慢功耗的增長(zhǎng)速度。
不過，電壓減小同樣意味著晶體管的開關(guān)會(huì)變慢，部分更加注重性能的廠商，即便是采用更先進(jìn)的工藝也依然保持5V供電電壓，最終導(dǎo)致功耗增大。
隨著工藝節(jié)點(diǎn)的進(jìn)步，靜態(tài)功耗的重要性逐漸顯現(xiàn)。從英特爾和IBM的芯片工藝發(fā)展中可以看出，在工藝制程從180nm到45nm的演進(jìn)過程中，晶體管集成度增速不同，動(dòng)態(tài)功耗或增加或減少，但靜態(tài)功耗一直呈上升趨勢(shì)， 45nm時(shí)，靜態(tài)功耗幾乎與動(dòng)態(tài)功耗持平。
盡管一些設(shè)計(jì)廠商寧愿在降低功耗上做出犧牲也要提升性能，但也不得不面對(duì)高功耗帶來的負(fù)面影響。
對(duì)于用戶而言，設(shè)備發(fā)熱嚴(yán)重以及耗電嚴(yán)重是高功耗帶來的直接影響，如果芯片散熱不好，嚴(yán)重時(shí)會(huì)導(dǎo)致芯片異常甚至失效。
因此，行業(yè)內(nèi)依然將低功耗設(shè)計(jì)視為芯片行業(yè)需要解決的問題之一，如何平衡先進(jìn)節(jié)點(diǎn)下芯片的性能、功耗與面積（PPA），也是芯片設(shè)計(jì)與制造的挑戰(zhàn)。
從理論上而言，芯片制程越先進(jìn)，更低的供電電壓產(chǎn)生更低的動(dòng)態(tài)功耗，隨著工藝尺寸進(jìn)一步減小，已下降到0.13V的芯片電壓難以進(jìn)一步下降，以至于近幾年工藝尺寸進(jìn)一步減小時(shí)，動(dòng)態(tài)功耗基本無法進(jìn)一步下降。
在靜態(tài)功耗方面，場(chǎng)效應(yīng)管的溝道寄生電阻隨節(jié)點(diǎn)進(jìn)步而變小，在電流不變的情況下，單個(gè)場(chǎng)效應(yīng)管的功率也變小。但另一方面，單位面積內(nèi)晶體管數(shù)目倍速增長(zhǎng)又提升靜態(tài)功耗，因此最終單位面積內(nèi)的靜態(tài)功耗可能保持不變。
廠商為追求更低的成本，用更小面積的芯片承載更多的晶體管，看似是達(dá)成了制程越先進(jìn)，芯片性能越好，功耗越低。但實(shí)際情況往往復(fù)雜得多，為提升芯片整體性能，有人增加核心，有人設(shè)計(jì)更復(fù)雜的電路，隨之而來的是更多的路徑刺激功耗增長(zhǎng)，又需要新的方法來平衡功耗。
對(duì)芯片行業(yè)影響重大的FinFET就是平衡芯片性能與功耗的方法之一，通過類似于魚鰭式的架構(gòu)控制電路的連接和斷開，改善電路控制并減少漏電流，晶體管的溝道也隨之大幅度縮短，靜態(tài)功耗隨之降低。
不過，從7nm演進(jìn)到5nm則更為復(fù)雜。
Moortec首席技術(shù)官Oliver King曾接受外媒體采訪時(shí)稱：“當(dāng)我們升級(jí)到16nm或14nm時(shí)，處理器速度有了很大的提高，而且漏電流也下降得比較快，以至于我們?cè)谑褂锰幚砥鲿r(shí)能夠用有限的電量做更多的事情。不過當(dāng)從7nm到5nm的過程中，漏電情況又變得嚴(yán)重，幾乎與28nm水平相同，現(xiàn)在我們不得不去平衡他們。”
Cadence的數(shù)字和簽準(zhǔn)組高級(jí)產(chǎn)品管理總監(jiān)Kam Kittrell也曾表示，“很多人都沒有弄清能夠消耗如此多電能的東西，他們需要提前獲取工作負(fù)載的信息才能優(yōu)化動(dòng)態(tài)功耗。長(zhǎng)期以來，我們一直專注于靜態(tài)功耗，以至于一旦切換到FinFET節(jié)點(diǎn)時(shí)，動(dòng)態(tài)功耗就成為大問題。另外多核心的出現(xiàn)也有可能使系統(tǒng)過載，因此必須有更智能的解決方案。”
這是5nm芯片設(shè)計(jì)、制造公司共同面臨的問題，因此也就能夠稍微明白為何現(xiàn)有的幾款5nm芯片集體“翻車”。不成熟的設(shè)計(jì)與制造都會(huì)影響性能與功耗的最大化折中，當(dāng)然也不排除芯片設(shè)計(jì)廠商為追求性能更好的芯片，而不愿花大力氣降低功耗的情況。
尷尬的是，越頂尖的工藝，需要的資金投入就越大，事實(shí)上追求諸如7nm、5nm等先進(jìn)工藝的領(lǐng)域并不多，如果先進(jìn)的工藝無法在功耗與性能上有極大的改善，那么追求更加先進(jìn)的制程似乎不再有原本的意義。
走向3nm，真的準(zhǔn)備好了嗎？
根據(jù)市場(chǎng)研究機(jī)構(gòu)International Business Strategies (IBS)給出的數(shù)據(jù)顯示，65nm 工藝時(shí)的設(shè)計(jì)成本只需要0.24億美元，到了28nm工藝時(shí)需要0.629億美元，7nm和5nm成本急速增長(zhǎng)，5nm設(shè)計(jì)成本達(dá)到4.76億美元。
同時(shí)，根據(jù)喬治敦大學(xué)沃爾什外交學(xué)院安全與新興技術(shù)中心（CSET）的兩位作者編寫的一份題為《AI Chips: What They Are and Why They Matter》的報(bào)告，作者借助模型預(yù)估得出臺(tái)積電每片5nm晶圓的收費(fèi)可能約為17,000美元，是7nm的近兩倍。
在估算的模型中，作者估算出每顆5nm芯片需要238美元的制造成本，108美元的設(shè)計(jì)成本以及80美元的封裝和測(cè)試成本。這使得芯片設(shè)計(jì)公司將為每顆5nm芯片支付高到426美元（約2939元）的總成本金額。
這意味著，無論是芯片設(shè)計(jì)廠商還是芯片制造廠商，遵循摩爾定律發(fā)展到5nm及以下的先進(jìn)制程，除了需要打破技術(shù)上的瓶頸，還需要有巨大的資本作為支撐，熬過研發(fā)周期和測(cè)試周期，為市場(chǎng)提供功耗和性能均有改善的芯片最終進(jìn)入回報(bào)期。
因此，并不是業(yè)界所有人都對(duì)5nm芯片的推進(jìn)持積極樂觀的態(tài)度。芯片IP供應(yīng)商Kandou的首席執(zhí)行官Amin Shokrollahi曾在接受外媒采訪時(shí)表示：“對(duì)我們而言，從7nm到5nm 是令人討厭的，電路不會(huì)按比例縮放，而且需要很多費(fèi)用，我們沒有看到這其中的優(yōu)勢(shì)。但是客戶希望我們這樣做，所以我們不得不這樣做。”
還有全球第二大芯片代工廠Global Foundries出于經(jīng)濟(jì)考慮，于2018年宣布擱置7nm 項(xiàng)目，將資源回歸12nm/14nm 上。就連實(shí)力強(qiáng)大的英特爾也在10nm、7nm的研發(fā)過程中多次受阻。
不過，這依然無法阻止各家手機(jī)芯片設(shè)計(jì)廠商在先進(jìn)制程上的競(jìng)爭(zhēng)，更無法阻止三星和臺(tái)積電之間的制程霸主爭(zhēng)奪。
此前雷鋒網(wǎng)報(bào)道過，在先進(jìn)制程的芯片制造方面，三星視臺(tái)積電為最大的競(jìng)爭(zhēng)對(duì)手，三星在同臺(tái)積電的競(jìng)爭(zhēng)中，先進(jìn)制程的推進(jìn)斷斷續(xù)續(xù)，曾經(jīng)為了先發(fā)制人直接從7nm跳到7nm LPP EUV，二者同時(shí)在2020年實(shí)現(xiàn)5nm FF EUV 的量產(chǎn)，如今又都斥巨資投入3nm的研發(fā)與量產(chǎn)中。
上周五，臺(tái)積電CEO魏哲家在投資人會(huì)議上宣布，臺(tái)積電2021年資本的支出將高到250億至280億美元，其中80%會(huì)使用在包括3nm、5nm及7nm的先進(jìn)制程上，10%用在高端封裝及光罩作用，另外10%用在特殊制程上。
根據(jù)臺(tái)積電3nm制程的進(jìn)度，預(yù)計(jì)將在2021年試產(chǎn)，在2022年下半年進(jìn)入量產(chǎn)，幫助英特爾代工3nm處理器芯片。
與此同時(shí)，三星也曾對(duì)外稱其3nm GAA的成本可能會(huì)超過5億美元，預(yù)期在2022年大規(guī)模生產(chǎn)采用比FinFET更為先進(jìn)的GAAFET 3nm制程芯片。
回歸到5nm移動(dòng)處理器的實(shí)際情況，無論是出自哪家廠商的設(shè)計(jì)與生產(chǎn)，均面臨性能和功耗方面的問題，5nm芯片似乎還未成熟，3nm量產(chǎn)就要今年開始試產(chǎn)。越來越趨于摩爾定律極限的3nm，真的準(zhǔn)備好了嗎？
封面圖源自阿里云
本文參考來源：
http://www.zaocj.com/news/202009/ft8Mx9l2A1T3kCru.html
https://semiengineering.com/power-and-performance-optimization-at-7-5-3nm/
http://www.paper.edu.cn/scholar/showpdf/MUT2EN1IOTD0Mx3h
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